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近日，腾讯体育集成电路学院郭春炳教授团队在固态电路领域国际顶尖期刊《IEEE Journal of Solid-State Circuits》（JSSC）发表题为《A 9-GHz Low In-Band Noise Sub-Sampling-Chopper PLL with Charge-Share Cancelling Technique》的研究论文。论文的第一作者为集成电路学院博士研究生孔祥建，集成电路学院郭春炳教授为论文的唯一通讯作者，广东工业大学为论文的第一完成单位。

随着高速度通信（如5G/6G）、高带宽数据转换器以及毫米波无线技术的飞速发展，超低抖动和低带内噪声的频率合成器（PLL）成为高性能芯片设计的核心挑战。传统的电荷泵锁相环（CPPLL）和子采样锁相环（SSPLL）在先进互补金属氧化物半导体（CMOS）工艺中面临着严重的闪烁噪声（1/f噪声）问题，尤其是在亚1V低电压供电下，短沟道器件的噪声特性严重限制了频率合成器的抖动性能。针对这一瓶颈，郭春炳教授团队创新性地提出了一种电荷分享消除（Charge-Share Cancelling）技术，成功研制出一种新型高性能子采样斩波锁相环（SS-CPLL）。

该技术通过引入创新的斩波电荷泵（Chopping Charge Pump, C-CP）架构，利用输入输出双重斩波调制有效将电荷泵的闪烁噪声搬移至高频，并结合物理层面的四路径电荷分享消除策略，通过运算放大器（OTA）预充电机制解决了斩波过程中固有的电荷扰动问题。研究结果表明，这一设计不仅成功将带内相位噪声（PN）大幅降低了约15dB，且在不增加参考杂散的前提下，显著提升了系统的频率稳定性。

此外，团队还配套设计了一款高摆幅class-C/F?电压控制振荡器（VCO），利用差模与共模阻抗调谐策略进一步优化了带外噪声，实现了功耗与噪声性能的极佳平衡。测试结果显示，该SS-CPLL芯片在65-nm CMOS工艺下实现了49.9fs的极低集成抖动，带内相位噪声在1-kHz偏移下低至-111.9dBc/Hz，品质因数（FoM）达到-257.1dB，而总功耗仅为7.8mW。

在实际应用方面，该芯片展现了卓越的性能指标，能够广泛应用于下一代高性能无线通信基站、雷达感知系统以及超高速数据链路中，为我国自研高性能时钟芯片提供了关键的技术支撑。这项研究不仅为先进工艺下的闪烁噪声抑制提供了创新的解决方案，也为低功耗、超低抖动频率合成技术的发展开辟了新途径。

论文链接：https://ieeexplore.ieee.org/document/10930756